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組成原理實(shí)驗(yàn)箱報(bào)價(jià)組成原理實(shí)驗(yàn)箱報(bào)價(jià)型號:VV511-C9JH庫號：M65682 

設(shè)備名稱：組成原理實(shí)驗(yàn)箱1.結(jié)構(gòu)要求1.1由鋁木合金箱體、穩(wěn)壓電源、系統(tǒng)控制部件、開放式實(shí)驗(yàn)電路區(qū)等組成。

1.2實(shí)驗(yàn)用信號線的連接采用彩色排線1.3基礎(chǔ)實(shí)驗(yàn)基于中小規(guī)模集成電路，綜合性實(shí)驗(yàn)基于在系統(tǒng)可編程器件，資源向?qū)W生開放，可以完成“計(jì)算機(jī)組成原理"、“計(jì)算機(jī)結(jié)構(gòu)與邏輯設(shè)計(jì)"、“在系統(tǒng)編程"、“VHDL設(shè)計(jì)"、“電子系統(tǒng)綜合設(shè)計(jì)"等課程的實(shí)驗(yàn)，并可以進(jìn)行“集成電路設(shè)計(jì)"的驗(yàn)證實(shí)驗(yàn)。

1.4實(shí)驗(yàn)箱要求適用于院校計(jì)算機(jī)專-業(yè)和其它相關(guān)專-業(yè)相關(guān)課程的實(shí)驗(yàn)和CX設(shè)計(jì)。

2.技術(shù)性能要求

2.1硬件主系統(tǒng)采用性能不低于單片機(jī)89S52和CPLD器件設(shè)計(jì)。使系統(tǒng)的硬件控制電路準(zhǔn)確。

2.2提供不少于手動、自-動和聯(lián)機(jī)三種工作方式，以滿足不同層次實(shí)驗(yàn)的需要。

2.3具有完-善的系統(tǒng)自檢測電路和系統(tǒng)保護(hù)電路設(shè)計(jì)。

2.4系統(tǒng)自備測量用雙通道邏輯示波器，方便實(shí)驗(yàn)過程中時(shí)序信號的測量。

2.5系統(tǒng)和電腦采用USB通信方式。

2.6實(shí)驗(yàn)系統(tǒng)采用總線結(jié)構(gòu)，擴(kuò)展方便，實(shí)驗(yàn)時(shí)只要少些接線即可。

2.7系統(tǒng)要有Altera公司的FPGA設(shè)計(jì)模塊，可以實(shí)現(xiàn)復(fù)雜模型機(jī)的設(shè)計(jì)。

2.8要配備動態(tài)集成調(diào)試運(yùn)行軟件、以圖形化的界面顯示模型機(jī)內(nèi)部數(shù)據(jù)的流向和各種控制信號的狀態(tài)以及時(shí)序關(guān)系。

3.硬件技術(shù)要求

3.1實(shí)驗(yàn)電路工作電源：+5V/2A、±12V/0.5a，每路均帶有短路保護(hù)和自動關(guān)斷功能，每路帶電源指示。其中+5V電源設(shè)計(jì)有過壓、過流、欠壓保護(hù)功能，待電路中故障排除后，自動恢復(fù)供電。

3.2實(shí)驗(yàn)系統(tǒng)的字長采用標(biāo)準(zhǔn)的8位設(shè)計(jì)。

3.3實(shí)驗(yàn)系統(tǒng)的基本指令有多種通用的指令格式和尋址方式。

3.4主存儲器采用不小于8K字節(jié)的靜態(tài)存儲器設(shè)計(jì)。

3.5運(yùn)算器模塊由不少于4片4位的算術(shù)邏輯功能發(fā)生器級聯(lián)組成。實(shí)現(xiàn)8位、16位運(yùn)算器實(shí)驗(yàn)。

3.6控制器采用微程序設(shè)計(jì)方式，控存字長不小于24位，可用容量不小于1024字節(jié)的電可擦寫E2ROM存儲器芯片實(shí)現(xiàn)。

3.7實(shí)驗(yàn)系統(tǒng)工作頻率源由時(shí)基電路和74LS123可再觸發(fā)單穩(wěn)態(tài)多諧振蕩器組成產(chǎn)生，頻率范圍約為330HZ～580HZ?？梢酝瑫r(shí)產(chǎn)生不小于四種不同時(shí)序的時(shí)鐘信號。

3.8實(shí)驗(yàn)系統(tǒng)具有微程序手動輸入并顯示模塊，輸入開關(guān)不少于24個(gè)。

3.9數(shù)據(jù)輸入開關(guān)不少于16個(gè)。

3.10控制開關(guān)不少于8個(gè)，其中微動開關(guān)不少于2個(gè)，可手動控制整機(jī)的運(yùn)行和切換運(yùn)行方式等。

3.11要有不少于2位七段數(shù)碼管，可實(shí)時(shí)顯示程序運(yùn)行的結(jié)果

3.12具有微地址發(fā)生器模塊和微地址顯示模塊、微地址控制模塊。

3.13具有數(shù)據(jù)總線顯示模塊，用于顯示數(shù)據(jù)總線上的動態(tài)數(shù)據(jù)。

3.14具有總線地址顯示模塊，用于顯示地址總線上的動態(tài)地址。

3.15具有雙向通用移位寄存器，以實(shí)現(xiàn)邏輯移位功能。

3.16具有C前進(jìn)位控制邏輯。

3.17具有指令寄存器和地址寄存器。

3.18具有不少于8位3組并行I/O接口電路，實(shí)現(xiàn)帶輸入輸出接口的模型機(jī)的設(shè)計(jì)。

3.19具有不少于3路定時(shí)/計(jì)數(shù)器接口電路。實(shí)現(xiàn)帶定時(shí)/計(jì)數(shù)器功能的模型機(jī)的設(shè)計(jì)。

3.20具有不少于8路中斷源的中斷控制器。實(shí)現(xiàn)帶中斷功能的模型機(jī)的設(shè)計(jì)

★3.21具有不小于2K雙端口存儲器

3.22具有不小于8路模擬量到數(shù)字量轉(zhuǎn)換器和不大于1路數(shù)字量到模擬量轉(zhuǎn)換器。

★3.23具有不少于192個(gè)宏單元、不少于80根輸入輸出線的自-動設(shè)計(jì)模塊實(shí)現(xiàn)具備功能復(fù)雜模型機(jī)的設(shè)計(jì)實(shí)驗(yàn)

3.24模塊間實(shí)驗(yàn)線路的連接要求采用不少于4-8芯排線。

★3.25本批設(shè)備里另行配置1套自設(shè)計(jì)CX型計(jì)算機(jī)結(jié)構(gòu)實(shí)驗(yàn)平臺。組成如下：

1）USB設(shè)備開發(fā)與接口模塊：包含USB器件CY7C68013(含8051內(nèi)核)、串行EEPROM 24LC01B 、SRAM HY62WT081E、EPM3064ATC100、方口USB接口；

2）平臺接口控制用CPLD模塊：包含EPM3512AQC208主芯片、備頻器DS1080L、JTAG下載接口等；

3）CPU或IP Core用FPGA模塊：包含器件EP1C12Q240C8、配置芯片EPCS4、JTAG下載接口等；

4）主存模塊4MB SRAM，由8片512K SRAM 62V8400A 組成，1MB Flash放BIOS或TOS，由AM29LA800BT組成。

★3.26 系統(tǒng)自備測量用雙通道示波器，方便實(shí)驗(yàn)過程中時(shí)序信號的測量

4.軟件技術(shù)指標(biāo)

4.1實(shí)驗(yàn)系統(tǒng)集成動態(tài)調(diào)試運(yùn)行軟件。

4.2詳盡的實(shí)驗(yàn)指導(dǎo),能將實(shí)驗(yàn)原理、實(shí)驗(yàn)?zāi)康摹⑿酒?、查詢等功能集于一體,便于多媒體教學(xué)。

4.3具有程序和微程序調(diào)試功能，有單步、斷點(diǎn)和連續(xù)等運(yùn)行方式。

4.4具有程序和微程序讀寫功能。

4.5以彩色流程圖方式全程監(jiān)視程序的運(yùn)行狀態(tài)和運(yùn)行結(jié)果。

4.6用debug的讀寫存貯菜單，對寄存器進(jìn)行輸入數(shù)據(jù)和參數(shù)設(shè)置以及讀出目標(biāo)輸出信息。

5.實(shí)驗(yàn)項(xiàng)目要求

至少可以完成以下實(shí)驗(yàn)項(xiàng)目：

不小于16位帶帶進(jìn)位算術(shù)邏輯運(yùn)算實(shí)驗(yàn)，移位運(yùn)算器實(shí)驗(yàn)，微控制器實(shí)驗(yàn)，總線控制實(shí)驗(yàn)，硬布線控制器實(shí)驗(yàn)，乘法器設(shè)計(jì)實(shí)驗(yàn)，進(jìn)出存儲器實(shí)驗(yàn)，數(shù)據(jù)通路實(shí)驗(yàn)，基本模型機(jī)的設(shè)計(jì)與實(shí)現(xiàn)，不小于3組8位并行接口實(shí)驗(yàn)，不小于3路定時(shí)、計(jì)數(shù)器實(shí)驗(yàn)，不小于8路中斷控制器實(shí)驗(yàn)，不小于8路 模擬量到數(shù)字量轉(zhuǎn)換實(shí)驗(yàn)，不大于1路數(shù)字量到模擬量轉(zhuǎn)換實(shí)驗(yàn)，雙端口存儲器實(shí)驗(yàn)，帶移位運(yùn)算的模型機(jī)的設(shè)計(jì)與實(shí)現(xiàn)，復(fù)雜模型機(jī)的設(shè)計(jì)與實(shí)現(xiàn)，可重構(gòu)原理計(jì)算機(jī)組成設(shè)計(jì)實(shí)驗(yàn)，基于CISC和RISC處理器構(gòu)成的實(shí)驗(yàn)計(jì)算機(jī)的設(shè)計(jì)與實(shí)現(xiàn)，基于流水技術(shù)構(gòu)成模型計(jì)算機(jī)的實(shí)驗(yàn)，不小于8位輸入輸出并行接口設(shè)計(jì)實(shí)驗(yàn)。