隨著光纖技術(shù)的不斷發(fā)展，光纖微振動傳感器越來越多地應用于周界安防、石油和天然氣管道和通信線路監(jiān)測等系統(tǒng)中。光纖微振動傳感器是利用光纖是傳感介質(zhì)的一種分布式光纖傳感系統(tǒng)，其中光纖既是傳感介質(zhì)，又是光傳輸介質(zhì)。它可以在傳感光纖布設(shè)長度內(nèi)，對一定準確度范圍內(nèi)的突發(fā)事件進行遠程和實時的監(jiān)測。國內(nèi)科研單位先后開展了對于光纖微振動傳感器的相關(guān)研究工作，取得了一定的成果，實現(xiàn)對振動進行定位并報警，但模／數(shù)存在誤報警的問題。對振動信號進行模式識別是一種降低誤報警率的方法。國內(nèi)各研究單位對光纖傳感器的振動模式識別也開展了一些研究，但都是基于PC端的離線處理，滿足不了系統(tǒng)實時性和小型化的要求。本文設(shè)計的基于FPGA和DSP的光纖微振動傳感器數(shù)據(jù)采集和實時處理系統(tǒng)滿足系統(tǒng)對實時性和小型化的要求，能夠?qū)崿F(xiàn)在線對光纖微振動傳感器進行數(shù)據(jù)采集和實時模式識別算法處理。

1 系統(tǒng)設(shè)計

本文設(shè)計的系統(tǒng)對基于雙M—Z型干涉儀的光纖微振動傳感器的信號進行采集和處理，系統(tǒng)功能框架圖如圖1所示，由光電轉(zhuǎn)換模塊、模／數(shù)轉(zhuǎn)換模塊、FPGA模塊和DSP模塊組成。光纖微振動傳感器的輸出信號經(jīng)光電模塊從光信號轉(zhuǎn)換為電信號；然后通過模／數(shù)轉(zhuǎn)換模塊，把模擬信號轉(zhuǎn)化成數(shù)字信號；FPGA模塊控制模／數(shù)轉(zhuǎn)換模塊的時鐘，把數(shù)字信號采集入FPGA內(nèi)的FIFO緩沖器，F(xiàn)IFO的半滿信號線和DSP模塊相連，會觸發(fā)DSP的EDMA事務，把數(shù)據(jù)從FIFO轉(zhuǎn)移到DSP的存儲器SDRAM；并且存儲器中的數(shù)據(jù)長度達到系統(tǒng)設(shè)定值時觸發(fā)DSP的模式識別算法處理函數(shù)。

2 硬件設(shè)計

2．1 光電轉(zhuǎn)換和模／數(shù)轉(zhuǎn)換

光電轉(zhuǎn)換模塊采用SPF1200SF-D08型號的PINFET探測模塊。該PINFET工作波長為1 000～1 650 nm，采用正負5 V供電。PIN管的反偏高、輸出阻抗與FET的高輸入阻抗得到很好地匹配，減少了外部干擾和雜散電容，大大降低了熱噪聲，而且配合采用AD8065的前置放大電路可以很好地匹配A／D轉(zhuǎn)換電路輸入電平范圍。

模／數(shù)轉(zhuǎn)換模塊采用ADI公司的AD923512 bADC，其體積小，功耗低，耐高過載。AD9235有3種不同采樣頻率的型號，別是20 MS／s，40 MS／s，60 MS／s。該系統(tǒng)采用的是20 MS／s，其采樣時鐘由FPGA的DCM輸出，由專用的差分ADC驅(qū)動芯片AD8138將單端信號轉(zhuǎn)換為差分信號作為AD9235的輸入。采樣時鐘和FIFO的寫時鐘配合，把模／數(shù)轉(zhuǎn)換的數(shù)據(jù)寫進FPGA內(nèi)的FIFO。

2．2 DSP模塊

DSP模塊采用T1公司生產(chǎn)的TMS320C6747型號，時鐘頻率為300 MHz，是浮點、低功耗應用處理器。其中主要功能是完成數(shù)據(jù)的EDMA轉(zhuǎn)移和算法處理，硬件設(shè)計主要包括EMIF接口和EDMA3控制器。

2．2．1 EMIF接口

C6747通過它的2個EMIF接口：EMIFA和EMIFB，可連接外部存儲器，或其他外設(shè)。C6747的EMIFA接口時鐘頻率可達100 MHz，既可接SDRAM也可接FLASH。本系統(tǒng)通過EMIFA接口外接1片16 MB的NOR FLASH S29GL128M，在CE2地址空間內(nèi)實現(xiàn)代碼的存儲，配置寄存器CE2CFG=0x04842 32D；EMIFA接口同時還和FPGA內(nèi)的FIFO相連，使FPGA內(nèi)的FIFO空間映射到DSP的CE3地址空間，CS3控制FPGA端的FIFO，CE3CFG=0x0484 222D。

C6747的EMIFB接口的時鐘頻率可達133 MHz，只可接SDRAM。本系統(tǒng)通過EMIFB接口外接2片SDRAM芯片IS42S16160B組成64 MB的存儲器，用于存放實時采集的數(shù)據(jù)和算法運算過程中的臨時數(shù)據(jù)；配置寄存器之前需先置SDCFG．TIMUNLOCK為1，然后才可更改其他寄存器：SDREF=0x00 000410，SDTIM1=0x10912A10；SDTIM2=0x70090005，SDCFG=0x00010421。

2．2．2 EDMA3控制器

TMS320C6747內(nèi)的EDMA3控制器是一個的數(shù)據(jù)傳輸引擎，可在沒有CPU參與的前提下，完成DSP存儲空間內(nèi)的數(shù)據(jù)轉(zhuǎn)移，保證CPU核心專注于信號處理算法的運算。

EDMA3傳輸有3種觸發(fā)方式：事件觸發(fā)、連鎖觸發(fā)和CPU觸發(fā)。本系統(tǒng)設(shè)計選擇事件觸發(fā)，F(xiàn)PGA內(nèi)FIFO的half_full輸出信號和DSP的GP4［2］相連，滿足條件會自動觸發(fā)一個EDMA請求，執(zhí)行對應于參數(shù)RAM的數(shù)據(jù)傳輸。

EDMA3數(shù)據(jù)傳輸?shù)目刂仆ㄟ^設(shè)置參數(shù)RAM來實現(xiàn)。本系統(tǒng)設(shè)計設(shè)置OPT=0x0010000C。其中TCINTEN位置1，當傳輸事務完成之后會觸發(fā)DSP系統(tǒng)的EDMA中斷；STATIC位置1，在EDMA事務傳輸請求完成之后參數(shù)RAM不會被更新或者鏈接到別的參數(shù)RAM；SYNCDIM位置1，EDMA傳輸類型是二維，每一個傳輸請求傳輸BCNT x ACNT字節(jié)。

為使EDMA事件傳輸及中斷能夠被觸發(fā)并順利執(zhí)行，本系統(tǒng)設(shè)計進行下列配置：

（1）GPIO4［2］配置為邊沿觸發(fā)，且打開中斷使能；

（2）對EDMA寄存器EESR相應位寫1，使EER相應位置1，使EDMA3監(jiān)測外部觸發(fā)事件；

（3）配置EDMA的參數(shù)RAM并寫進配置寄存器，定義EDMA數(shù)據(jù)傳輸?shù)膮?shù)；

（4）配置EDMA寄存器DMAQNUM，映射GP4［2］中斷對應的28號事件到隊列0；

（5）配置EDMA寄存器DRAE［1］，使能EDMA傳輸完成產(chǎn)生的中斷；

（6）置EDMA寄存器IER相應位為1，使對應通道的傳輸完成能觸發(fā)EDMA中斷；

（7）DSP控制寄存器IER．NMIE置1，使能DSP所有非重啟的中斷；

（8）DSP控制寄存器CSR．GIE置1，打開DSP中斷的總開關(guān)。

2．3 FPGA和DSP接口

系統(tǒng)設(shè)計采用FPGA和DSP雙核心，F(xiàn)PGA在并行運算方面有很高的效率，可負責控制信號的采集和預處理，而DSP擅長信號處理，負責信號的算法，保證系統(tǒng)的運行。FPGA和DSP的接口設(shè)計是保證兩者進行有效通信的關(guān)鍵。

本系統(tǒng)設(shè)計中DSP通過EMIFA和FPGA相連的物理接口如圖2所示。接口的信號線可分3部分：DSP對FPGA的控制線，F(xiàn)PGA通知DSP的中斷信號線和數(shù)據(jù)線。

（1）控制線：在FPGA內(nèi)部和DSP相連的是一個輸出FIFO，它的片選信號、時鐘信號和寫使能信號對應于TMS320C6747的信號EMA_CS3，EMA_ CLK，EMA_WE信號；而讀使能信號由EMA_OE，EMA_CS3和EMA_CLK共同產(chǎn)生，因為EMIFA的每一個讀時序包含多個EMA_CLK時鐘周期，在EMA_OE有效電平期間，F(xiàn)IFO的讀使能信號只能持續(xù)一個時鐘周期，否則多個數(shù)據(jù)將被讀出。

（2）中斷信號線：FIFO的信號線half_full和C6747的其中一個通用管腳GP4［2］相連，通過配置GPIO的配置寄存器SET_RIS_TRIG45，CLR_ FAL_TRIG45和BINTEN，GPIO4［2］電平由低到高的變化將會產(chǎn)生中斷。

（3）數(shù)據(jù)線：EMIFA的數(shù)據(jù)線是16位，12位的FIFO的輸出數(shù)據(jù)線直接和EMIFA的EMA_D低12位相連，在FPGA中配置與EMA_D高4位相連的管腳一直為0。

3 軟件設(shè)計

系統(tǒng)軟件設(shè)計包括FPGA模塊和DSP模塊的軟件流程控制，F(xiàn)PGA模塊內(nèi)部主要是FIFO設(shè)計，控制數(shù)據(jù)的采集以及配合DSP進行通信，而在DSP模塊中主要包含EDMA數(shù)據(jù)傳輸控制和算法處理。

3．1 FPGA的FIFO

FPGA模塊采用Xilinx公司的XC4VSX35型號，其內(nèi)部設(shè)計有DCM模塊和FIFO模塊。DCM模塊和外部的晶振相連，引入時鐘信號，通過DCM輸出時鐘信號給AD9235作時鐘信號以及FPGA內(nèi)部FIFO的寫時鐘信號。FIFO模塊設(shè)有相互獨立的讀寫時鐘，是異步讀寫方式，能夠協(xié)調(diào)模／數(shù)轉(zhuǎn)換模塊和DSP模塊之間的工作，把數(shù)據(jù)從模／數(shù)轉(zhuǎn)換模塊的輸出轉(zhuǎn)移到DSP模塊。

FIFO模塊采用XC4VSX35內(nèi)部的Block RAM，通過IP核配置的方式，生成所需的FIFO緩沖存儲器，F(xiàn)IFO的寫入時鐘由FPGA內(nèi)部的DCM提供。在寫入時鐘的控制下AD9235的輸出數(shù)據(jù)寫入FIFO緩沖器，當FIFO內(nèi)數(shù)據(jù)數(shù)量達到設(shè)定值時，F(xiàn)IFO的half_full信號線電平由低轉(zhuǎn)高，以GPIO中斷的方式觸發(fā)DSP的EDMA事務進行數(shù)據(jù)轉(zhuǎn)移。圖3是ISE7．1中FIFO的仿真時序圖。

為了避免系統(tǒng)重置之前half_full信號上升沿導致錯誤的觸發(fā)DSP的EDMA事件，在rst置位之前half_full置1。模／數(shù)轉(zhuǎn)換模塊的AD9235輸出位數(shù)是12位，F(xiàn)IFO的輸入和輸出均設(shè)為12位。

3．2 DSP的軟件流程

DSP模塊的軟件流程設(shè)計采用TI的DSP集成開發(fā)環(huán)境S3．3。DSP中的軟件配合FPGA上的FIFO一起控制信號的采集和數(shù)據(jù)的實時處理。軟件實現(xiàn)的功能分3個部分：系統(tǒng)初始化，EDMA傳輸控制和中斷服務程序，算法處理。軟件流程圖如圖4所示。

C6747上電后，首行系統(tǒng)初始化，設(shè)置各配置寄存器使DSP各功能模塊按設(shè)計要求運行，主要配置管腳復用、PLL、PSC和EMIF。FPGA同時啟動并開始控制AD9235開始采集數(shù)據(jù)，傳感器的信號經(jīng)過模／數(shù)轉(zhuǎn)換進入FPGA的FIFO緩沖器，當FIFO內(nèi)的數(shù)據(jù)量達到設(shè)定長度時，half_ full信號線電平由低轉(zhuǎn)高，輸出中斷信號。然后，因為此信號線和DSP的通用管腳GP4［2］相連，DSP內(nèi)部的EDMA3控制器會檢測到此GPIO中斷事務，并產(chǎn)生一個傳輸請求，按照設(shè)定的參數(shù)把數(shù)據(jù)從FPGA內(nèi)的輸出FIFO轉(zhuǎn)移到DSP模塊的SDRAM存儲器。在完成此EDMA傳輸請求之后觸發(fā)一個EDMA中斷，在中斷服務程序中檢測SDRAM內(nèi)數(shù)據(jù)長度。，當SDRAM內(nèi)存儲的數(shù)據(jù)長度達到設(shè)定的長度時，觸發(fā)信號處理函數(shù)進行信號處理，譬如對信號進行濾波、小波變換、功率譜分析等。

4 結(jié)語

本文基于FPGA和DSP，針對M—Z型光纖微振動傳感器設(shè)計了一種結(jié)構(gòu)簡單、低功耗、實時性能好的信號采集和算法處理的實時系統(tǒng)。測試結(jié)果表明系統(tǒng)能采集傳感器信號，準確傳輸?shù)紻SP。并進行算法處理；為光纖微振動傳感器的數(shù)據(jù)采集和處理提供了一個良好的解決方案。該系統(tǒng)基于FPGA和DSP，能適應不同的算法，有利于系統(tǒng)的擴展和改進。